vsrl (reference) in projects: llvm-project

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/llvm-project/llvm/test/CodeGen/RISCV/rvv/
H A D	vsrl.ll	7 declare <vscale x 1 x i8> @llvm.riscv.vsrl.nxv1i8.nxv1i8( 17 ; CHECK-NEXT: vsrl.vv v8, v8, v9 20 %a = call <vscale x 1 x i8> @llvm.riscv.vsrl.nxv1i8.nxv1i8( 29 declare <vscale x 1 x i8> @llvm.riscv.vsrl.mask.nxv1i8.nxv1i8( 41 ; CHECK-NEXT: vsrl.vv v8, v9, v10, v0.t 44 %a = call <vscale x 1 x i8> @llvm.riscv.vsrl.mask.nxv1i8.nxv1i8( 54 declare <vscale x 2 x i8> @llvm.riscv.vsrl.nxv2i8.nxv2i8( 64 ; CHECK-NEXT: vsrl.vv v8, v8, v9 67 %a = call <vscale x 2 x i8> @llvm.riscv.vsrl.nxv2i8.nxv2i8( 76 declare <vscale x 2 x i8> @llvm.riscv.vsrl.mask.nxv2i8.nxv2i8( [all …]
H A D	fixed-vectors-ctlz-vp.ll	`13 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 16 ; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t 18 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 21 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 26 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 29 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 41 ; CHECK-NEXT: vsrl.vi v9, v8, 1 44 ; CHECK-NEXT: vsrl.vi v9, v8, 2 46 ; CHECK-NEXT: vsrl.vi v9, v8, 4 49 ; CHECK-NEXT: vsrl [all...]`
H A D	ctlz-sdnode.ll	`15 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 18 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 2 20 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 23 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 28 ; CHECK-ZVE64X-NEXT: vsrl.vi v8, v8, 2 31 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 78 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 81 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 2 83 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 86 ; CHECK-ZVE64X-NEXT: vsrl [all...]`
H A D	fixed-vectors-ctlz.ll	`17 ; RVI-NEXT: vsrl.vi v9, v8, 1 19 ; RVI-NEXT: vsrl.vi v9, v8, 2 21 ; RVI-NEXT: vsrl.vi v9, v8, 4 24 ; RVI-NEXT: vsrl.vi v9, v8, 1 29 ; RVI-NEXT: vsrl.vi v8, v8, 2 32 ; RVI-NEXT: vsrl.vi v9, v8, 4 92 ; RVI-NEXT: vsrl.vi v9, v8, 1 94 ; RVI-NEXT: vsrl.vi v9, v8, 2 96 ; RVI-NEXT: vsrl.vi v9, v8, 4 98 ; RVI-NEXT: vsrl [all...]`
H A D	bitreverse-sdnode.ll	`12 ; CHECK-NEXT: vsrl.vi v8, v8, 4 15 ; CHECK-NEXT: vsrl.vi v9, v8, 2 21 ; CHECK-NEXT: vsrl.vi v9, v8, 1 43 ; CHECK-NEXT: vsrl.vi v8, v8, 4 46 ; CHECK-NEXT: vsrl.vi v9, v8, 2 52 ; CHECK-NEXT: vsrl.vi v9, v8, 1 74 ; CHECK-NEXT: vsrl.vi v8, v8, 4 77 ; CHECK-NEXT: vsrl.vi v9, v8, 2 83 ; CHECK-NEXT: vsrl.vi v9, v8, 1 105 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-ctpop-vp.ll	`13 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 19 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 22 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 34 ; CHECK-NEXT: vsrl.vi v9, v8, 1 40 ; CHECK-NEXT: vsrl.vi v8, v8, 2 43 ; CHECK-NEXT: vsrl.vi v9, v8, 4 57 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 63 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 66 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 78 ; CHECK-NEXT: vsrl [all...]`
H A D	vsrl-sdnode.ll	`9 ; CHECK-NEXT: vsrl.vx v8, v8, a0 21 ; CHECK-NEXT: vsrl.vi v8, v8, 6 31 ; CHECK-NEXT: vsrl.vx v8, v8, a0 43 ; CHECK-NEXT: vsrl.vi v8, v8, 6 53 ; CHECK-NEXT: vsrl.vx v8, v8, a0 65 ; CHECK-NEXT: vsrl.vi v8, v8, 6 75 ; CHECK-NEXT: vsrl.vx v8, v8, a0 87 ; CHECK-NEXT: vsrl.vi v8, v8, 6 97 ; CHECK-NEXT: vsrl.vx v8, v8, a0 109 ; CHECK-NEXT: vsrl.vi v8, v8, 6 [all …]`
H A D	fixed-vectors-bitreverse-vp.ll	`16 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 19 ; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t 25 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 40 ; CHECK-NEXT: vsrl.vi v8, v8, 4 45 ; CHECK-NEXT: vsrl.vi v9, v8, 2 51 ; CHECK-NEXT: vsrl.vi v9, v8, 1 70 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 73 ; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t 79 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 94 ; CHECK-NEXT: vsrl [all...]`
H A D	ctpop-sdnode.ll	`11 ; CHECK-NEXT: vsrl.vi v9, v8, 1 17 ; CHECK-NEXT: vsrl.vi v8, v8, 2 20 ; CHECK-NEXT: vsrl.vi v9, v8, 4 39 ; CHECK-NEXT: vsrl.vi v9, v8, 1 45 ; CHECK-NEXT: vsrl.vi v8, v8, 2 48 ; CHECK-NEXT: vsrl.vi v9, v8, 4 67 ; CHECK-NEXT: vsrl.vi v9, v8, 1 73 ; CHECK-NEXT: vsrl.vi v8, v8, 2 76 ; CHECK-NEXT: vsrl.vi v9, v8, 4 95 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-cttz-vp.ll	`18 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 23 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 26 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 43 ; CHECK-NEXT: vsrl.vi v9, v8, 1 48 ; CHECK-NEXT: vsrl.vi v8, v8, 2 51 ; CHECK-NEXT: vsrl.vi v9, v8, 4 70 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 75 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 78 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 95 ; CHECK-NEXT: vsrl [all...]`
H A D	ctpop-vp.ll	`17 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 23 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 26 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 44 ; CHECK-NEXT: vsrl.vi v9, v8, 1 50 ; CHECK-NEXT: vsrl.vi v8, v8, 2 53 ; CHECK-NEXT: vsrl.vi v9, v8, 4 73 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 79 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 82 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 100 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-bitreverse.ll	`14 ; CHECK-NEXT: vsrl.vi v9, v8, 8 17 ; CHECK-NEXT: vsrl.vi v9, v8, 4 24 ; CHECK-NEXT: vsrl.vi v9, v8, 2 31 ; CHECK-NEXT: vsrl.vi v9, v8, 1 61 ; CHECK-NEXT: vsrl.vi v9, v8, 8 62 ; CHECK-NEXT: vsrl.vi v10, v8, 24 72 ; CHECK-NEXT: vsrl.vi v9, v8, 4 79 ; CHECK-NEXT: vsrl.vi v9, v8, 2 86 ; CHECK-NEXT: vsrl.vi v9, v8, 1 126 ; RV32-NEXT: vsrl [all...]`
H A D	bitreverse-vp.ll	`20 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 23 ; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t 29 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 50 ; CHECK-NEXT: vsrl.vi v8, v8, 4 55 ; CHECK-NEXT: vsrl.vi v9, v8, 2 61 ; CHECK-NEXT: vsrl.vi v9, v8, 1 86 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 89 ; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t 95 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 116 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-vsrl-vp.ll	`16 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 28 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 38 ; CHECK-NEXT: vsrl.vv v8, v8, v9 48 ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t 60 ; CHECK-NEXT: vsrl.vx v8, v8, a0 72 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 82 ; CHECK-NEXT: vsrl.vi v8, v8, 4 94 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 104 ; CHECK-NEXT: vsrl.vv v8, v8, v9 114 ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t [all …]`
H A D	bswap-sdnode.ll	`11 ; CHECK-NEXT: vsrl.vi v9, v8, 8 30 ; CHECK-NEXT: vsrl.vi v9, v8, 8 49 ; CHECK-NEXT: vsrl.vi v9, v8, 8 68 ; CHECK-NEXT: vsrl.vi v10, v8, 8 87 ; CHECK-NEXT: vsrl.vi v12, v8, 8 106 ; CHECK-NEXT: vsrl.vi v16, v8, 8 125 ; CHECK-NEXT: vsrl.vi v9, v8, 8 127 ; CHECK-NEXT: vsrl.vi v10, v8, 24 152 ; CHECK-NEXT: vsrl.vi v9, v8, 8 154 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-bswap-vp.ll	`13 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 25 ; CHECK-NEXT: vsrl.vi v9, v8, 8 39 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 51 ; CHECK-NEXT: vsrl.vi v9, v8, 8 65 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 77 ; CHECK-NEXT: vsrl.vi v9, v8, 8 91 ; CHECK-NEXT: vsrl.vi v10, v8, 8, v0.t 103 ; CHECK-NEXT: vsrl.vi v10, v8, 8 117 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 121 ; CHECK-NEXT: vsrl [all...]`
H A D	cttz-sdnode.ll	`20 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 25 ; CHECK-ZVE64X-NEXT: vsrl.vi v8, v8, 2 28 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 86 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 91 ; CHECK-ZVE64X-NEXT: vsrl.vi v8, v8, 2 94 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 152 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 1 157 ; CHECK-ZVE64X-NEXT: vsrl.vi v8, v8, 2 160 ; CHECK-ZVE64X-NEXT: vsrl.vi v9, v8, 4 218 ; CHECK-ZVE64X-NEXT: vsrl [all...]`
H A D	vsrl-vp.ll	`17 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 31 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 41 ; CHECK-NEXT: vsrl.vv v8, v8, v9 51 ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t 63 ; CHECK-NEXT: vsrl.vx v8, v8, a0 75 ; CHECK-NEXT: vsrl.vi v8, v8, 4, v0.t 85 ; CHECK-NEXT: vsrl.vi v8, v8, 4 97 ; CHECK-NEXT: vsrl.vv v8, v8, v9, v0.t 107 ; CHECK-NEXT: vsrl.vv v8, v8, v9 117 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-ctpop.ll	`13 ; CHECK-NEXT: vsrl.vi v9, v8, 1 18 ; CHECK-NEXT: vsrl.vi v8, v8, 2 21 ; CHECK-NEXT: vsrl.vi v9, v8, 4 49 ; CHECK-NEXT: vsrl.vi v9, v8, 1 55 ; CHECK-NEXT: vsrl.vi v8, v8, 2 60 ; CHECK-NEXT: vsrl.vi v9, v8, 4 65 ; CHECK-NEXT: vsrl.vi v8, v8, 8 91 ; CHECK-NEXT: vsrl.vi v9, v8, 1 97 ; CHECK-NEXT: vsrl.vi v8, v8, 2 102 ; CHECK-NEXT: vsrl [all...]`
H A D	fixed-vectors-bswap.ll	`12 ; CHECK-NEXT: vsrl.vi v9, v8, 8 40 ; CHECK-NEXT: vsrl.vi v9, v8, 8 41 ; CHECK-NEXT: vsrl.vi v10, v8, 24 84 ; RV32-NEXT: vsrl.vx v10, v8, a2 85 ; RV32-NEXT: vsrl.vx v11, v8, a3 86 ; RV32-NEXT: vsrl.vi v12, v8, 24 93 ; RV32-NEXT: vsrl.vi v13, v8, 8 121 ; RV64-NEXT: vsrl.vx v9, v8, a1 122 ; RV64-NEXT: vsrl.vx v10, v8, a2 123 ; RV64-NEXT: vsrl [all...]`
H A D	bswap-vp.ll	`17 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 35 ; CHECK-NEXT: vsrl.vi v9, v8, 8 55 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 73 ; CHECK-NEXT: vsrl.vi v9, v8, 8 93 ; CHECK-NEXT: vsrl.vi v9, v8, 8, v0.t 111 ; CHECK-NEXT: vsrl.vi v9, v8, 8 131 ; CHECK-NEXT: vsrl.vi v10, v8, 8, v0.t 149 ; CHECK-NEXT: vsrl.vi v10, v8, 8 169 ; CHECK-NEXT: vsrl.vi v12, v8, 8, v0.t 187 ; CHECK-NEXT: vsrl [all...]`
H A D	cttz-vp.ll	`22 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 27 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 30 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 53 ; CHECK-NEXT: vsrl.vi v9, v8, 1 58 ; CHECK-NEXT: vsrl.vi v8, v8, 2 61 ; CHECK-NEXT: vsrl.vi v9, v8, 4 86 ; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t 91 ; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t 94 ; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t 117 ; CHECK-NEXT: vsrl [all...]`
/llvm-project/llvm/test/MC/LoongArch/lsx/
H A D	srl.s	`6 vsrl.b $vr20, $vr7, $vr27 7 # CHECK-INST: vsrl.b $vr20, $vr7, $vr27 10 vsrl.h $vr31, $vr5, $vr31 11 # CHECK-INST: vsrl.h $vr31, $vr5, $vr31 14 vsrl.w $vr31, $vr0, $vr6 15 # CHECK-INST: vsrl.w $vr31, $vr0, $vr6 18 vsrl.d $vr6, $vr8, $vr7 19 # CHECK-INST: vsrl.d $vr6, $vr8, $vr7`
/llvm-project/llvm/test/CodeGen/LoongArch/lsx/
H A D	intrinsic-srl.ll	4 declare <16 x i8> @llvm.loongarch.lsx.vsrl.b(<16 x i8>, <16 x i8>) 9 ; CHECK-NEXT: vsrl.b $vr0, $vr0, $vr1 12 %res = call <16 x i8> @llvm.loongarch.lsx.vsrl.b(<16 x i8> %va, <16 x i8> %vb) 16 declare <8 x i16> @llvm.loongarch.lsx.vsrl.h(<8 x i16>, <8 x i16>) 21 ; CHECK-NEXT: vsrl.h $vr0, $vr0, $vr1 24 %res = call <8 x i16> @llvm.loongarch.lsx.vsrl.h(<8 x i16> %va, <8 x i16> %vb) 28 declare <4 x i32> @llvm.loongarch.lsx.vsrl.w(<4 x i32>, <4 x i32>) 33 ; CHECK-NEXT: vsrl.w $vr0, $vr0, $vr1 36 %res = call <4 x i32> @llvm.loongarch.lsx.vsrl.w(<4 x i32> %va, <4 x i32> %vb) 40 declare <2 x i64> @llvm.loongarch.lsx.vsrl.d(<2 x i64>, <2 x i64>) [all …]
/llvm-project/llvm/test/CodeGen/VE/VELIntrinsics/
H A D	vsrl.ll	16 ; CHECK-NEXT: vsrl %v0, %v0, %v1 18 …%3 = tail call fast <256 x double> @llvm.ve.vl.vsrl.vvvl(<256 x double> %0, <256 x double> %1, i32… 23 declare <256 x double> @llvm.ve.vl.vsrl.vvvl(<256 x double>, <256 x double>, i32) 31 ; CHECK-NEXT: vsrl %v2, %v0, %v1 36 …%4 = tail call fast <256 x double> @llvm.ve.vl.vsrl.vvvvl(<256 x double> %0, <256 x double> %1, <2… 41 declare <256 x double> @llvm.ve.vl.vsrl.vvvvl(<256 x double>, <256 x double>, <256 x double>, i32) 49 ; CHECK-NEXT: vsrl %v0, %v0, %s0 51 %3 = tail call fast <256 x double> @llvm.ve.vl.vsrl.vvsl(<256 x double> %0, i64 %1, i32 256) 56 declare <256 x double> @llvm.ve.vl.vsrl.vvsl(<256 x double>, i64, i32) 64 ; CHECK-NEXT: vsrl %v1, %v0, %s0 [all …]

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