1 /* $NetBSD: imx8mp-reset.h,v 1.1.1.1 2021/11/07 16:49:57 jmcneill Exp $ */ 2 3 /* SPDX-License-Identifier: GPL-2.0-only */ 4 /* 5 * Copyright 2020 NXP 6 */ 7 8 #ifndef DT_BINDING_RESET_IMX8MP_H 9 #define DT_BINDING_RESET_IMX8MP_H 10 11 #define IMX8MP_RESET_A53_CORE_POR_RESET0 0 12 #define IMX8MP_RESET_A53_CORE_POR_RESET1 1 13 #define IMX8MP_RESET_A53_CORE_POR_RESET2 2 14 #define IMX8MP_RESET_A53_CORE_POR_RESET3 3 15 #define IMX8MP_RESET_A53_CORE_RESET0 4 16 #define IMX8MP_RESET_A53_CORE_RESET1 5 17 #define IMX8MP_RESET_A53_CORE_RESET2 6 18 #define IMX8MP_RESET_A53_CORE_RESET3 7 19 #define IMX8MP_RESET_A53_DBG_RESET0 8 20 #define IMX8MP_RESET_A53_DBG_RESET1 9 21 #define IMX8MP_RESET_A53_DBG_RESET2 10 22 #define IMX8MP_RESET_A53_DBG_RESET3 11 23 #define IMX8MP_RESET_A53_ETM_RESET0 12 24 #define IMX8MP_RESET_A53_ETM_RESET1 13 25 #define IMX8MP_RESET_A53_ETM_RESET2 14 26 #define IMX8MP_RESET_A53_ETM_RESET3 15 27 #define IMX8MP_RESET_A53_SOC_DBG_RESET 16 28 #define IMX8MP_RESET_A53_L2RESET 17 29 #define IMX8MP_RESET_SW_NON_SCLR_M7C_RST 18 30 #define IMX8MP_RESET_OTG1_PHY_RESET 19 31 #define IMX8MP_RESET_OTG2_PHY_RESET 20 32 #define IMX8MP_RESET_SUPERMIX_RESET 21 33 #define IMX8MP_RESET_AUDIOMIX_RESET 22 34 #define IMX8MP_RESET_MLMIX_RESET 23 35 #define IMX8MP_RESET_PCIEPHY 24 36 #define IMX8MP_RESET_PCIEPHY_PERST 25 37 #define IMX8MP_RESET_PCIE_CTRL_APPS_EN 26 38 #define IMX8MP_RESET_PCIE_CTRL_APPS_TURNOFF 27 39 #define IMX8MP_RESET_HDMI_PHY_APB_RESET 28 40 #define IMX8MP_RESET_MEDIA_RESET 29 41 #define IMX8MP_RESET_GPU2D_RESET 30 42 #define IMX8MP_RESET_GPU3D_RESET 31 43 #define IMX8MP_RESET_GPU_RESET 32 44 #define IMX8MP_RESET_VPU_RESET 33 45 #define IMX8MP_RESET_VPU_G1_RESET 34 46 #define IMX8MP_RESET_VPU_G2_RESET 35 47 #define IMX8MP_RESET_VPUVC8KE_RESET 36 48 #define IMX8MP_RESET_NOC_RESET 37 49 50 #define IMX8MP_RESET_NUM 38 51 52 #endif 53