1 /* 2 * SPDX-License-Identifier: BSD-3-Clause 3 * Copyright(c) 2024 Napatech A/S 4 */ 5 6 /* 7 * nthw_fpga_reg_defs_gpio_phy.h 8 * 9 * Auto-generated file - do *NOT* edit 10 * 11 */ 12 13 #ifndef _NTHW_FPGA_REG_DEFS_GPIO_PHY_ 14 #define _NTHW_FPGA_REG_DEFS_GPIO_PHY_ 15 16 /* GPIO_PHY */ 17 #define NTHW_MOD_GPIO_PHY (0xbbe81659UL) 18 #define GPIO_PHY_CFG (0x39548432UL) 19 #define GPIO_PHY_CFG_E_PORT0_RXLOS (0x2dfe5bUL) 20 #define GPIO_PHY_CFG_E_PORT1_RXLOS (0xa65af5efUL) 21 #define GPIO_PHY_CFG_PORT0_INT_B (0xa882887cUL) 22 #define GPIO_PHY_CFG_PORT0_LPMODE (0x65df41beUL) 23 #define GPIO_PHY_CFG_PORT0_MODPRS_B (0x6aef8e94UL) 24 #define GPIO_PHY_CFG_PORT0_PLL_INTR (0xbf1f8c5dUL) 25 #define GPIO_PHY_CFG_PORT0_RESET_B (0x1ef06a6cUL) 26 #define GPIO_PHY_CFG_PORT1_INT_B (0xef583c8UL) 27 #define GPIO_PHY_CFG_PORT1_LPMODE (0xa9754120UL) 28 #define GPIO_PHY_CFG_PORT1_MODPRS_B (0x852de5aaUL) 29 #define GPIO_PHY_CFG_PORT1_PLL_INTR (0x50dde763UL) 30 #define GPIO_PHY_CFG_PORT1_RESET_B (0x98b7e2fUL) 31 #define GPIO_PHY_GPIO (0xf5c5d393UL) 32 #define GPIO_PHY_GPIO_E_PORT0_RXLOS (0xfb05c9faUL) 33 #define GPIO_PHY_GPIO_E_PORT1_RXLOS (0x5d72c24eUL) 34 #define GPIO_PHY_GPIO_PORT0_INT_B (0x6aceab27UL) 35 #define GPIO_PHY_GPIO_PORT0_LPMODE (0x99a485e1UL) 36 #define GPIO_PHY_GPIO_PORT0_MODPRS_B (0xcbc535ddUL) 37 #define GPIO_PHY_GPIO_PORT0_PLL_INTR (0x1e353714UL) 38 #define GPIO_PHY_GPIO_PORT0_RESET_B (0xe5d85dcdUL) 39 #define GPIO_PHY_GPIO_PORT1_INT_B (0xccb9a093UL) 40 #define GPIO_PHY_GPIO_PORT1_LPMODE (0x550e857fUL) 41 #define GPIO_PHY_GPIO_PORT1_MODPRS_B (0x24075ee3UL) 42 #define GPIO_PHY_GPIO_PORT1_PLL_INTR (0xf1f75c2aUL) 43 #define GPIO_PHY_GPIO_PORT1_RESET_B (0xf2a3498eUL) 44 45 #endif /* _NTHW_FPGA_REG_DEFS_GPIO_PHY_ */ 46