Lines Matching refs:getOpcode

87   if (Hi.getOpcode() != RISCV::LUI && Hi.getOpcode() != RISCV::AUIPC &&
88       Hi.getOpcode() != RISCV::PseudoMovAddr)
93       Hi.getOpcode() == RISCV::AUIPC ? RISCVII::MO_PCREL_HI : RISCVII::MO_HI;
101   if (Hi.getOpcode() == RISCV::PseudoMovAddr) {
111     if (Lo->getOpcode() != RISCV::ADDI)
116   if (Hi.getOpcode() == RISCV::LUI || Hi.getOpcode() == RISCV::PseudoMovAddr) {
122     assert(Hi.getOpcode() == RISCV::AUIPC);
150   if (Hi.getOpcode() != RISCV::AUIPC)
185   assert((TailAdd.getOpcode() == RISCV::ADD) && "Expected ADD instruction!");
195   if (OffsetTail.getOpcode() == RISCV::ADDI ||
196       OffsetTail.getOpcode() == RISCV::ADDIW) {
215     if (OffsetLui.getOpcode() != RISCV::LUI ||
222     if (!ST->is64Bit() || OffsetTail.getOpcode() == RISCV::ADDIW)
233   } else if (OffsetTail.getOpcode() == RISCV::LUI) {
260   assert((TailShXAdd.getOpcode() == RISCV::SH1ADD ||
261           TailShXAdd.getOpcode() == RISCV::SH2ADD ||
262           TailShXAdd.getOpcode() == RISCV::SH3ADD) &&
276   if (OffsetTail.getOpcode() != RISCV::ADDI)
287   switch (TailShXAdd.getOpcode()) {
314   switch (Tail.getOpcode()) {
327       if (TailTail.getOpcode() == RISCV::ADDI) {
382     switch (UseMI.getOpcode()) {
489   if (Hi.getOpcode() == RISCV::PseudoMovAddr) {
495   if (Hi.getOpcode() != RISCV::AUIPC)
501     if (UseMI.getOpcode() == RISCV::INLINEASM ||
502         UseMI.getOpcode() == RISCV::INLINEASM_BR) {