1a4d1ffc2SAndrea Di Biagio# NOTE: Assertions have been autogenerated by utils/update_mca_test_checks.py 2a4d1ffc2SAndrea Di Biagio# RUN: llvm-mca -mtriple=x86_64-unknown-unknown -mcpu=btver2 -iterations=500 -timeline -timeline-max-iterations=3 < %s | FileCheck %s 3a4d1ffc2SAndrea Di Biagio 4a4d1ffc2SAndrea Di Biagio# Throughput for the code snippet below should tend to 1.00 IPC. 5a4d1ffc2SAndrea Di Biagio 6a4d1ffc2SAndrea Di Biagioadd %eax, %eax 7a4d1ffc2SAndrea Di Biagiovpinsrb $0, %eax, %xmm0, %xmm0 8a4d1ffc2SAndrea Di Biagiovpinsrb $1, %eax, %xmm0, %xmm0 9a4d1ffc2SAndrea Di Biagio 10a4d1ffc2SAndrea Di Biagio# CHECK: Iterations: 500 11a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: Instructions: 1500 12d768d355SAndrea Di Biagio# CHECK-NEXT: Total Cycles: 1509 13a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: Total uOps: 2500 14a4d1ffc2SAndrea Di Biagio 15a4d1ffc2SAndrea Di Biagio# CHECK: Dispatch Width: 2 16d768d355SAndrea Di Biagio# CHECK-NEXT: uOps Per Cycle: 1.66 17d768d355SAndrea Di Biagio# CHECK-NEXT: IPC: 0.99 18a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: Block RThroughput: 2.5 19a4d1ffc2SAndrea Di Biagio 20a4d1ffc2SAndrea Di Biagio# CHECK: Instruction Info: 21a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [1]: #uOps 22a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [2]: Latency 23a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [3]: RThroughput 24a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [4]: MayLoad 25a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [5]: MayStore 26a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [6]: HasSideEffects (U) 27a4d1ffc2SAndrea Di Biagio 28a4d1ffc2SAndrea Di Biagio# CHECK: [1] [2] [3] [4] [5] [6] Instructions: 29a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: 1 1 0.50 addl %eax, %eax 30a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: 2 7 0.50 vpinsrb $0, %eax, %xmm0, %xmm0 31a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: 2 7 0.50 vpinsrb $1, %eax, %xmm0, %xmm0 32a4d1ffc2SAndrea Di Biagio 33a4d1ffc2SAndrea Di Biagio# CHECK: Resources: 34a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [0] - JALU0 35a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [1] - JALU1 36a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [2] - JDiv 37a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [3] - JFPA 38a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [4] - JFPM 39a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [5] - JFPU0 40a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [6] - JFPU1 41a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [7] - JLAGU 42a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [8] - JMul 43a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [9] - JSAGU 44a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [10] - JSTC 45a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [11] - JVALU0 46a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [12] - JVALU1 47a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [13] - JVIMUL 48a4d1ffc2SAndrea Di Biagio 49a4d1ffc2SAndrea Di Biagio# CHECK: Resource pressure per iteration: 50a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] 51a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: 0.50 0.50 - - - 1.00 1.00 - - - - 1.00 1.00 - 52a4d1ffc2SAndrea Di Biagio 53a4d1ffc2SAndrea Di Biagio# CHECK: Resource pressure by instruction: 54a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] Instructions: 55a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: 0.50 0.50 - - - - - - - - - - - - addl %eax, %eax 56a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: - - - - - - 1.00 - - - - - 1.00 - vpinsrb $0, %eax, %xmm0, %xmm0 57a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: - - - - - 1.00 - - - - - 1.00 - - vpinsrb $1, %eax, %xmm0, %xmm0 58a4d1ffc2SAndrea Di Biagio 59a4d1ffc2SAndrea Di Biagio# CHECK: Timeline view: 60d768d355SAndrea Di Biagio# CHECK-NEXT: 01234567 61d768d355SAndrea Di Biagio# CHECK-NEXT: Index 0123456789 62a4d1ffc2SAndrea Di Biagio 63d768d355SAndrea Di Biagio# CHECK: [0,0] DeER . . . . addl %eax, %eax 64d768d355SAndrea Di Biagio# CHECK-NEXT: [0,1] .D======eER . . vpinsrb $0, %eax, %xmm0, %xmm0 65d768d355SAndrea Di Biagio# CHECK-NEXT: [0,2] . D======eER . . vpinsrb $1, %eax, %xmm0, %xmm0 66d768d355SAndrea Di Biagio# CHECK-NEXT: [1,0] . DeE-----R . . addl %eax, %eax 67d768d355SAndrea Di Biagio# CHECK-NEXT: [1,1] . D======eER . . vpinsrb $0, %eax, %xmm0, %xmm0 68d768d355SAndrea Di Biagio# CHECK-NEXT: [1,2] . D======eER. . vpinsrb $1, %eax, %xmm0, %xmm0 69d768d355SAndrea Di Biagio# CHECK-NEXT: [2,0] . .DeE-----R. . addl %eax, %eax 70d768d355SAndrea Di Biagio# CHECK-NEXT: [2,1] . . D======eER. vpinsrb $0, %eax, %xmm0, %xmm0 71d768d355SAndrea Di Biagio# CHECK-NEXT: [2,2] . . D======eER vpinsrb $1, %eax, %xmm0, %xmm0 72a4d1ffc2SAndrea Di Biagio 73a4d1ffc2SAndrea Di Biagio# CHECK: Average Wait times (based on the timeline view): 74a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [0]: Executions 75a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [1]: Average time spent waiting in a scheduler's queue 76a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [2]: Average time spent waiting in a scheduler's queue while ready 77a4d1ffc2SAndrea Di Biagio# CHECK-NEXT: [3]: Average time elapsed from WB until retire stage 78a4d1ffc2SAndrea Di Biagio 79a4d1ffc2SAndrea Di Biagio# CHECK: [0] [1] [2] [3] 80d768d355SAndrea Di Biagio# CHECK-NEXT: 0. 3 1.0 1.0 3.3 addl %eax, %eax 81d768d355SAndrea Di Biagio# CHECK-NEXT: 1. 3 7.0 0.0 0.0 vpinsrb $0, %eax, %xmm0, %xmm0 82d768d355SAndrea Di Biagio# CHECK-NEXT: 2. 3 7.0 0.0 0.0 vpinsrb $1, %eax, %xmm0, %xmm0 83*a5e65c1cSRoman Lebedev# CHECK-NEXT: 3 5.0 0.3 1.1 <total> 84