Lines Matching defs:LaneVGPR

353   Register LaneVGPR;
355     LaneVGPR = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
356     SpillVGPRs.push_back(LaneVGPR);
358     LaneVGPR = SpillVGPRs.back();
361   SGPRSpillsToVirtualVGPRLanes[FI].emplace_back(LaneVGPR, LaneIndex);
370   Register LaneVGPR;
373     // lowest registers are available for allocation. The LaneVGPR, in that
375     LaneVGPR = TRI->findUnusedRegister(MRI, &AMDGPU::VGPR_32RegClass, MF,
377     if (LaneVGPR == AMDGPU::NoRegister) {
384     allocateWWMSpill(MF, LaneVGPR);
385     reserveWWMRegister(LaneVGPR);
387       MBB.addLiveIn(LaneVGPR);
390     SpillPhysVGPRs.push_back(LaneVGPR);
392     LaneVGPR = SpillPhysVGPRs.back();
395   SGPRSpillsToPhysicalVGPRLanes[FI].emplace_back(LaneVGPR, LaneIndex);