Lines Matching defs:reset_mask
1617 u32 reset_mask = 0;
1628 reset_mask |= RADEON_RESET_GFX;
1635 reset_mask |= RADEON_RESET_GFX;
1640 reset_mask |= RADEON_RESET_CP;
1643 reset_mask |= RADEON_RESET_GRBM | RADEON_RESET_GFX | RADEON_RESET_CP;
1648 reset_mask |= RADEON_RESET_DMA;
1653 reset_mask |= RADEON_RESET_RLC;
1656 reset_mask |= RADEON_RESET_IH;
1659 reset_mask |= RADEON_RESET_SEM;
1662 reset_mask |= RADEON_RESET_GRBM;
1665 reset_mask |= RADEON_RESET_VMC;
1670 reset_mask |= RADEON_RESET_MC;
1673 reset_mask |= RADEON_RESET_DISPLAY;
1676 if (reset_mask & RADEON_RESET_MC) {
1677 DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);
1678 reset_mask &= ~RADEON_RESET_MC;
1681 return reset_mask;
1684 static void r600_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)
1690 if (reset_mask == 0)
1693 dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);
1706 if (reset_mask & RADEON_RESET_DMA) {
1720 if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE)) {
1749 if (reset_mask & RADEON_RESET_CP) {
1756 if (reset_mask & RADEON_RESET_DMA) {
1763 if (reset_mask & RADEON_RESET_RLC)
1766 if (reset_mask & RADEON_RESET_SEM)
1769 if (reset_mask & RADEON_RESET_IH)
1772 if (reset_mask & RADEON_RESET_GRBM)
1776 if (reset_mask & RADEON_RESET_MC)
1780 if (reset_mask & RADEON_RESET_VMC)
1883 u32 reset_mask;
1890 reset_mask = r600_gpu_check_soft_reset(rdev);
1892 if (reset_mask)
1896 r600_gpu_soft_reset(rdev, reset_mask);
1898 reset_mask = r600_gpu_check_soft_reset(rdev);
1901 if (reset_mask && radeon_hard_reset)
1904 reset_mask = r600_gpu_check_soft_reset(rdev);
1906 if (!reset_mask)
1923 u32 reset_mask = r600_gpu_check_soft_reset(rdev);
1925 if (!(reset_mask & (RADEON_RESET_GFX |