Lines Matching defs:reset_mask

3830 	u32 reset_mask = 0;
3840 		reset_mask |= RADEON_RESET_GFX;
3844 		reset_mask |= RADEON_RESET_CP;
3847 		reset_mask |= RADEON_RESET_GRBM | RADEON_RESET_GFX | RADEON_RESET_CP;
3852 		reset_mask |= RADEON_RESET_DMA;
3857 		reset_mask |= RADEON_RESET_DMA;
3862 		reset_mask |= RADEON_RESET_RLC;
3865 		reset_mask |= RADEON_RESET_IH;
3868 		reset_mask |= RADEON_RESET_SEM;
3871 		reset_mask |= RADEON_RESET_GRBM;
3874 		reset_mask |= RADEON_RESET_VMC;
3878 		reset_mask |= RADEON_RESET_MC;
3881 		reset_mask |= RADEON_RESET_DISPLAY;
3886 		reset_mask |= RADEON_RESET_VMC;
3889 	if (reset_mask & RADEON_RESET_MC) {
3890 		DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);
3891 		reset_mask &= ~RADEON_RESET_MC;
3894 	return reset_mask;
3897 static void evergreen_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)
3903 	if (reset_mask == 0)
3906 	dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);
3913 	if (reset_mask & RADEON_RESET_DMA) {
3927 	if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE)) {
3941 	if (reset_mask & RADEON_RESET_CP) {
3948 	if (reset_mask & RADEON_RESET_DMA)
3951 	if (reset_mask & RADEON_RESET_DISPLAY)
3954 	if (reset_mask & RADEON_RESET_RLC)
3957 	if (reset_mask & RADEON_RESET_SEM)
3960 	if (reset_mask & RADEON_RESET_IH)
3963 	if (reset_mask & RADEON_RESET_GRBM)
3966 	if (reset_mask & RADEON_RESET_VMC)
3970 		if (reset_mask & RADEON_RESET_MC)
4055 	u32 reset_mask;
4062 	reset_mask = evergreen_gpu_check_soft_reset(rdev);
4064 	if (reset_mask)
4068 	evergreen_gpu_soft_reset(rdev, reset_mask);
4070 	reset_mask = evergreen_gpu_check_soft_reset(rdev);
4073 	if (reset_mask && radeon_hard_reset)
4076 	reset_mask = evergreen_gpu_check_soft_reset(rdev);
4078 	if (!reset_mask)
4095 	u32 reset_mask = evergreen_gpu_check_soft_reset(rdev);
4097 	if (!(reset_mask & (RADEON_RESET_GFX |