Lines Matching defs:RegVT

1726       EVT RegVT = VA.getLocVT();
1738         if (RegVT == MVT::i8)
1740         else if (RegVT == MVT::i16)
1742         else if (RegVT == MVT::i32)
1744         else if (Is64Bit && RegVT == MVT::i64)
1746         else if (RegVT == MVT::f16)
1748         else if (RegVT == MVT::f32)
1750         else if (RegVT == MVT::f64)
1752         else if (RegVT == MVT::f80)
1754         else if (RegVT == MVT::f128)
1756         else if (RegVT.is512BitVector())
1758         else if (RegVT.is256BitVector())
1760         else if (RegVT.is128BitVector())
1762         else if (RegVT == MVT::x86mmx)
1764         else if (RegVT == MVT::v1i1)
1766         else if (RegVT == MVT::v8i1)
1768         else if (RegVT == MVT::v16i1)
1770         else if (RegVT == MVT::v32i1)
1772         else if (RegVT == MVT::v64i1)
1778         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1785         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1788         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1795         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
1802           ArgValue = lowerRegToMasks(ArgValue, VA.getValVT(), RegVT, dl, DAG);
2170     EVT RegVT = VA.getLocVT();
2179       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2182       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2187         Arg = lowerMasksToReg(Arg, RegVT, dl, DAG);
2188       else if (RegVT.is128BitVector()) {
2194         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2197       Arg = DAG.getBitcast(RegVT, Arg);