Lines Matching defs:ResultReg

188     bool ARMEmitLoad(MVT VT, Register &ResultReg, Address &Addr,
297 Register ResultReg = createResultReg(RC);
305 ResultReg).addReg(Op0));
310 TII.get(TargetOpcode::COPY), ResultReg)
313 return ResultReg;
319 Register ResultReg = createResultReg(RC);
329 BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, MIMD, II, ResultReg)
337 TII.get(TargetOpcode::COPY), ResultReg)
340 return ResultReg;
346 Register ResultReg = createResultReg(RC);
354 BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, MIMD, II, ResultReg)
362 TII.get(TargetOpcode::COPY), ResultReg)
365 return ResultReg;
371 Register ResultReg = createResultReg(RC);
376 ResultReg).addImm(Imm));
381 TII.get(TargetOpcode::COPY), ResultReg)
384 return ResultReg;
486 unsigned ResultReg = 0;
488 ResultReg = fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
490 if (ResultReg)
491 return ResultReg;
500 ResultReg = createResultReg(TLI.getRegClassFor(VT));
503 TII.get(ARM::t2LDRpci), ResultReg)
507 ResultReg = constrainOperandRegClass(TII.get(ARM::LDRcp), ResultReg, 0);
509 TII.get(ARM::LDRcp), ResultReg)
513 return ResultReg;
656 Register ResultReg = createResultReg(RC);
657 ResultReg = constrainOperandRegClass(TII.get(Opc), ResultReg, 0);
660 TII.get(Opc), ResultReg)
663 return ResultReg;
831 Register ResultReg = createResultReg(RC);
834 TII.get(Opc), ResultReg)
837 Addr.Base.Reg = ResultReg;
896 bool ARMFastISel::ARMEmitLoad(MVT VT, Register &ResultReg, Address &Addr,
984 ResultReg = createResultReg(RC);
985 assert(ResultReg > 255 && "Expected an allocated virtual register.");
987 TII.get(Opc), ResultReg);
996 .addReg(ResultReg));
997 ResultReg = MoveReg;
1031 Register ResultReg;
1032 if (!ARMEmitLoad(VT, ResultReg, Addr, cast<LoadInst>(I)->getAlign()))
1034 updateValueMap(I, ResultReg);
1560 Register ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1562 TII.get(Opc), ResultReg).addReg(FP));
1563 updateValueMap(I, ResultReg);
1587 Register ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1589 TII.get(Opc), ResultReg).addReg(Op));
1593 unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1653 Register ResultReg = createResultReg(RC);
1658 ResultReg)
1666 ResultReg)
1672 updateValueMap(I, ResultReg);
1764 Register ResultReg = createResultReg(&ARM::GPRnopcRegClass);
1768 TII.get(Opc), ResultReg)
1770 updateValueMap(I, ResultReg);
1813 Register ResultReg = createResultReg(TLI.getRegClassFor(VT.SimpleTy));
1815 TII.get(Opc), ResultReg)
1817 updateValueMap(I, ResultReg);
2040 Register ResultReg = createResultReg(DstRC);
2042 TII.get(ARM::VMOVDRR), ResultReg)
2050 updateValueMap(I, ResultReg);
2061 Register ResultReg = createResultReg(DstRC);
2064 ResultReg).addReg(RVLocs[0].getLocReg());
2068 updateValueMap(I, ResultReg);
2468 Register ResultReg;
2469 RV = ARMEmitLoad(VT, ResultReg, Src);
2471 RV = ARMEmitStore(VT, ResultReg, Dest);
2704 unsigned ResultReg;
2720 ResultReg = createResultReg(RC);
2727 *FuncInfo.MBB, FuncInfo.InsertPt, MIMD, TII.get(Opcode), ResultReg);
2737 SrcReg = ResultReg;
2740 return ResultReg;
2762 unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2763 if (ResultReg == 0) return false;
2764 updateValueMap(I, ResultReg);
2804 Register ResultReg = createResultReg(&ARM::GPRnopcRegClass);
2805 if(ResultReg == 0) return false;
2808 TII.get(Opc), ResultReg)
2819 updateValueMap(I, ResultReg);
2945 Register ResultReg = MI->getOperand(0).getReg();
2946 if (!ARMEmitLoad(VT, ResultReg, Addr, LI->getAlign(), isZExt, false))
3067 Register ResultReg = createResultReg(RC);
3070 ResultReg).addReg(DstReg, getKillRegState(true));
3071 updateValueMap(&Arg, ResultReg);