Lines Matching defs:LaneVGPR

376   Register LaneVGPR;
378     LaneVGPR = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
379     SpillVGPRs.push_back(LaneVGPR);
381     LaneVGPR = SpillVGPRs.back();
384   SGPRSpillsToVirtualVGPRLanes[FI].emplace_back(LaneVGPR, LaneIndex);
393   Register LaneVGPR;
396     // lowest registers are available for allocation. The LaneVGPR, in that
398     LaneVGPR = TRI->findUnusedRegister(MRI, &AMDGPU::VGPR_32RegClass, MF,
400     if (LaneVGPR == AMDGPU::NoRegister) {
408       allocateWWMSpill(MF, LaneVGPR);
410     reserveWWMRegister(LaneVGPR);
412       MBB.addLiveIn(LaneVGPR);
415     SpillPhysVGPRs.push_back(LaneVGPR);
417     LaneVGPR = SpillPhysVGPRs.back();
420   SGPRSpillsToPhysicalVGPRLanes[FI].emplace_back(LaneVGPR, LaneIndex);