Lines Matching defs:TID
2597 const MCInstrDesc &TID = get(NewOpcode);
2599 RI.getAllocatableClass(getRegClass(TID, 0, &RI, *MF));
2607 MI->setDesc(TID);
5709 const MCInstrDesc &TID, unsigned RCID,
5712 (((TID.mayLoad() || TID.mayStore()) &&
5713 !(TID.TSFlags & SIInstrFlags::Spill)) ||
5714 (TID.TSFlags & (SIInstrFlags::DS | SIInstrFlags::MIMG)))) {
5742 const TargetRegisterClass *SIInstrInfo::getRegClass(const MCInstrDesc &TID,
5746 if (OpNum >= TID.getNumOperands())
5748 auto RegClass = TID.operands()[OpNum].RegClass;
5750 if (TID.TSFlags & (SIInstrFlags::DS | SIInstrFlags::FLAT)) {
5758 const int VDstIdx = AMDGPU::getNamedOperandIdx(TID.Opcode,
5760 const int DataIdx = AMDGPU::getNamedOperandIdx(TID.Opcode,
5761 (TID.TSFlags & SIInstrFlags::DS) ? AMDGPU::OpName::data0
5765 TID.Opcode, AMDGPU::OpName::data1);
5768 return adjustAllocatableRegClass(ST, RI, MF.getRegInfo(), TID, RegClass,