Lines Matching defs:DstTy

193   bool tryOptConstantBuildVec(MachineInstr &MI, LLT DstTy,
1104 static unsigned selectFPConvOpc(unsigned GenericOpc, LLT DstTy, LLT SrcTy) {
1105   if (!DstTy.isScalar() || !SrcTy.isScalar())
1108   const unsigned DstSize = DstTy.getSizeInBits();
2207     const LLT DstTy = MRI.getType(DstReg);
2208     if (!DstTy.isPointer())
2215     LLT DstTy = MRI.getType(I.getOperand(0).getReg());
2216     if (!DstTy.isPointerVector())
2220                 DstTy.changeElementType(LLT::scalar(64)));
2227     LLT DstTy = MRI.getType(I.getOperand(0).getReg());
2233                 DstTy.changeElementType(LLT::scalar(64)));
2235                 DstTy.changeElementType(LLT::scalar(64)));
2248     LLT DstTy = MRI.getType(I.getOperand(0).getReg());
2249     if (SrcTy.isVector() || SrcTy.getSizeInBits() != DstTy.getSizeInBits())
2323   const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
2324   if (DstTy.isVector())
2326   bool Is64Bit = DstTy.getSizeInBits() == 64;
2840     LLT DstTy = MRI.getType(DstReg);
2841     (void)DstTy;
2849       if (DstTy.getSizeInBits() != 64)
2888       assert(SrcSize == 32 && DstTy.getSizeInBits() == 16 &&
2906     LLT DstTy = MRI.getType(I.getOperand(0).getReg());
2907     unsigned DstSize = DstTy.getSizeInBits();
3270     const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
3286       const TargetRegisterClass *DstRC = getRegClassForTypeOnBank(DstTy, DstRB);
3302       } else if (Opcode == TargetOpcode::G_TRUNC && DstTy == LLT::scalar(32) &&
3318       if (DstTy == LLT::fixed_vector(4, 16) &&
3327             DstReg, DstRB, LLT::scalar(DstTy.getSizeInBits()), SrcReg, 0, MIB);
3336         assert(DstTy.isVector() && "Expected an FPR ptrtoint to be a vector");
3402     const LLT DstTy = MRI.getType(DefReg);
3404     unsigned DstSize = DstTy.getSizeInBits();
3412     if (DstTy.isVector())
3508     const LLT DstTy = MRI.getType(I.getOperand(0).getReg()),
3510     const unsigned NewOpc = selectFPConvOpc(Opcode, DstTy, SrcTy);
3596     const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
3599     const TargetRegisterClass *DstRC = getRegClassForTypeOnBank(DstTy, DstRB);
3889   LLT DstTy = MRI.getType(DstReg);
3891       getRegClassForTypeOnBank(DstTy, *RBI.getRegBank(SrcReg, MRI, TRI));
3901                       << DstTy.getSizeInBits() << "\n");
3913   const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
3915   assert(!DstTy.isVector() && !SrcTy.isVector() && "invalid merge operation");
3922   if (DstTy == LLT::scalar(128)) {
3928     auto Tmp = MIB.buildInstr(TargetOpcode::IMPLICIT_DEF, {DstTy}, {});
3946   if (DstTy.getSizeInBits() != 64 || SrcTy.getSizeInBits() != 32)
5189   const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
5208   unsigned BytesPerElt = DstTy.getElementType().getSizeInBits() / 8;
5229   if (DstTy.getSizeInBits() != 128) {
5230     assert(DstTy.getSizeInBits() == 64 && "Unexpected shuffle result ty");
5306   const LLT DstTy = MRI.getType(DefReg);
5307   unsigned DstSize = DstTy.getSizeInBits();
5721   LLT DstTy = MRI.getType(Dst);
5722   unsigned DstSize = DstTy.getSizeInBits();
5745         DstSize, CV->getUniqueInteger().trunc(DstTy.getScalarSizeInBits()));
5815     MachineInstr &I, LLT DstTy, MachineRegisterInfo &MRI) {
5817   unsigned DstSize = DstTy.getSizeInBits();
5888   const LLT DstTy = MRI.getType(I.getOperand(0).getReg());
5892   if (tryOptConstantBuildVec(I, DstTy, MRI))
5903       emitScalarToVector(DstTy.getElementType().getSizeInBits(), DstRC,
5909   unsigned DstSize = DstTy.getSizeInBits();
5925   // If DstTy's size in bits is less than 128, then emit a subregister copy
5930         getRegClassForTypeOnBank(DstTy, *RBI.getRegBank(DstVec, MRI, TRI));
5973           getRegClassForTypeOnBank(DstTy, *RBI.getRegBank(DstVec, MRI, TRI));