Lines Matching full:byte
22 #define URTW_MAC0 0x0000 /* 1 byte */
23 #define URTW_MAC1 0x0001 /* 1 byte */
24 #define URTW_MAC2 0x0002 /* 1 byte */
25 #define URTW_MAC3 0x0003 /* 1 byte */
26 #define URTW_MAC4 0x0004 /* 1 byte */
27 #define URTW_MAC5 0x0005 /* 1 byte */
28 #define URTW_MAR 0x0008 /* 6 byte */
29 #define URTW_RXFIFO_CNT 0x0010 /* 1 byte */
30 #define URTW_TXFIFO_CNT 0x0012 /* 1 byte */
31 #define URTW_BQREQ 0x0013 /* 1 byte */
32 #define URTW_TSFT 0x0018 /* 6 byte */
33 #define URTW_TLPDA 0x0020 /* 4 byte */
34 #define URTW_TNPDA 0x0024 /* 4 byte */
35 #define URTW_THPDA 0x0028 /* 4 byte */
36 #define URTW_BRSR 0x002c /* 2 byte */
38 #define URTW_8187B_EIFS 0x002d /* 1 byte for 8187B */
39 #define URTW_BSSID 0x002e /* 6 byte */
40 #define URTW_BRSR_8187B 0x0034 /* 2 byte for 8187B */
41 #define URTW_RESP_RATE 0x0034 /* 1 byte for 8187L */
44 #define URTW_EIFS 0x0035 /* 1 byte */
45 #define URTW_CMD 0x0037 /* 1 byte */
49 #define URTW_INTR_MASK 0x003c /* 2 byte */
50 #define URTW_INTR_STATUS 0x003e /* 2 byte */
51 #define URTW_TX_CONF 0x0040 /* 4 byte */
76 #define URTW_RX 0x0044 /* 4 byte */
109 #define URTW_INT_TIMEOUT 0x0048 /* 4 byte */
110 #define URTW_INT_TBDA 0x004c /* 4 byte */
111 #define URTW_EPROM_CMD 0x0050 /* 1 byte */
126 #define URTW_CONFIG0 0x0051 /* 1 byte */
127 #define URTW_CONFIG1 0x0052 /* 1 byte */
128 #define URTW_CONFIG2 0x0053 /* 1 byte */
129 #define URTW_ANAPARAM 0x0054 /* 4 byte */
134 #define URTW_MSR 0x0058 /* 1 byte */
142 #define URTW_CONFIG3 0x0059 /* 1 byte */
146 #define URTW_CONFIG4 0x005a /* 1 byte */
148 #define URTW_TESTR 0x005b /* 1 byte */
149 #define URTW_PSR 0x005e /* 1 byte */
150 #define URTW_SECURITY 0x005f /* 1 byte */
151 #define URTW_ANAPARAM2 0x0060 /* 4 byte */
156 #define URTW_BEACON_INTERVAL 0x0070 /* 2 byte */
157 #define URTW_ATIM_WND 0x0072 /* 2 byte */
158 #define URTW_BEACON_INTERVAL_TIME 0x0074 /* 2 byte */
159 #define URTW_ATIM_TR_ITV 0x0076 /* 2 byte */
160 #define URTW_PHY_DELAY 0x0078 /* 1 byte */
161 #define URTW_CARRIER_SCOUNT 0x0079 /* 1 byte */
162 #define URTW_PHY_MAGIC1 0x007c /* 1 byte */
163 #define URTW_PHY_MAGIC2 0x007d /* 1 byte */
164 #define URTW_PHY_MAGIC3 0x007e /* 1 byte */
165 #define URTW_PHY_MAGIC4 0x007f /* 1 byte */
166 #define URTW_RF_PINS_OUTPUT 0x0080 /* 2 byte */
171 #define URTW_RF_PINS_ENABLE 0x0082 /* 2 byte */
172 #define URTW_RF_PINS_SELECT 0x0084 /* 2 byte */
174 #define URTW_RF_PINS_INPUT 0x0086 /* 2 byte */
180 #define URTW_RF_PARA 0x0088 /* 4 byte */
181 #define URTW_RF_TIMING 0x008c /* 4 byte */
182 #define URTW_GP_ENABLE 0x0090 /* 1 byte */
184 #define URTW_GPIO 0x0091 /* 1 byte */
186 #define URTW_HSSI_PARA 0x0094 /* 4 byte */
187 #define URTW_TX_AGC_CTL 0x009c /* 1 byte */
191 #define URTW_TX_GAIN_CCK 0x009d /* 1 byte */
192 #define URTW_TX_GAIN_OFDM 0x009e /* 1 byte */
193 #define URTW_TX_ANTENNA 0x009f /* 1 byte */
194 #define URTW_WPA_CONFIG 0x00b0 /* 1 byte */
195 #define URTW_SIFS 0x00b4 /* 1 byte */
196 #define URTW_DIFS 0x00b5 /* 1 byte */
197 #define URTW_SLOT 0x00b6 /* 1 byte */
198 #define URTW_CW_CONF 0x00bc /* 1 byte */
201 #define URTW_CW_VAL 0x00bd /* 1 byte */
202 #define URTW_RATE_FALLBACK 0x00be /* 1 byte */
204 #define URTW_ACM_CONTROL 0x00bf /* 1 byte */
205 #define URTW_CONFIG5 0x00d8 /* 1 byte */
206 #define URTW_TXDMA_POLLING 0x00d9 /* 1 byte */
207 #define URTW_CWR 0x00dc /* 2 byte */
208 #define URTW_RETRY_CTR 0x00de /* 1 byte */
209 #define URTW_INT_MIG 0x00e2 /* 2 byte */
210 #define URTW_RDSAR 0x00e4 /* 4 byte */
211 #define URTW_TID_AC_MAP 0x00e8 /* 2 byte */
212 #define URTW_ANAPARAM3 0x00ee /* 1 byte */
215 #define URTW_8187B_AC_VO 0x00f0 /* 4 byte for 8187B */
216 #define URTW_FEMR 0x00f4 /* 2 byte */
217 #define URTW_8187B_AC_VI 0x00f4 /* 4 byte for 8187B */
218 #define URTW_8187B_AC_BE 0x00f8 /* 4 byte for 8187B */
219 #define URTW_TALLY_CNT 0x00fa /* 2 byte */
220 #define URTW_TALLY_SEL 0x00fc /* 1 byte */
221 #define URTW_8187B_AC_BK 0x00fc /* 4 byte for 8187B */
222 #define URTW_ADDR_MAGIC2 0x00fe /* 2 byte */
223 #define URTW_ADDR_MAGIC3 0x00ff /* 1 byte */