Lines Matching +full:0 +full:x0e00
81 #define CESA_MAX_PACKET_SIZE (CESA_SRAM_SIZE - CESA_DATA(0))
114 } while (0)
121 } while (0)
274 #define CESA_CSHD_MAC (0 << 0)
275 #define CESA_CSHD_ENC (1 << 0)
276 #define CESA_CSHD_MAC_AND_ENC (2 << 0)
277 #define CESA_CSHD_ENC_AND_MAC (3 << 0)
278 #define CESA_CSHD_OP_MASK (3 << 0)
297 #define CESA_CSH_AES_KLEN_128 (0 << 24)
307 #define CESA_ICR 0x0E20
311 #define CESA_ICM 0x0E24
316 #define CESA_TDMA_ND 0x0830
318 #define CESA_TDMA_CR 0x0840
319 #define CESA_TDMA_CR_DBL128 (4 << 0)
328 #define CESA_TDMA_ECR 0x08C8
329 #define CESA_TDMA_ECR_MISS (1 << 0)
334 #define CESA_TDMA_EMR 0x08CC
341 #define CESA_SA_CMD 0x0E00
342 #define CESA_SA_CMD_ACTVATE (1 << 0)
345 #define CESA_SA_DPR 0x0E04
347 #define CESA_SA_CR 0x0E08
352 #define CESA_SA_SR 0x0E0C
353 #define CESA_SA_SR_ACTIVE (1 << 0)
355 #define CESA_TDMA_SIZE 0x1000
356 #define CESA_CESA_SIZE 0x1000
357 #define CESA0_TDMA_ADDR 0x90000
358 #define CESA0_CESA_ADDR 0x9D000
359 #define CESA1_TDMA_ADDR 0x92000
360 #define CESA1_CESA_ADDR 0x9F000