Lines Matching full:riscv

25     case RISCV::SLLI:
26     case RISCV::SRLI:
29     case RISCV::ADDI:
30     case RISCV::ADDIW:
31     case RISCV::LUI:
51   bool IsRV64 = STI.hasFeature(RISCV::Feature64Bit);
54   if (STI.hasFeature(RISCV::FeatureStdExtZbs) && isPowerOf2_64(Val) &&
56     Res.emplace_back(RISCV::BSETI, Log2_64(Val));
72       Res.emplace_back(RISCV::LUI, Hi20);
75       unsigned AddiOpc = (IsRV64 && Hi20) ? RISCV::ADDIW : RISCV::ADDI;
127                  STI.hasFeature(RISCV::FeatureStdExtZba)) {
138         STI.hasFeature(RISCV::FeatureStdExtZba)) {
150     unsigned Opc = Unsigned ? RISCV::SLLI_UW : RISCV::SLLI;
155     Res.emplace_back(RISCV::ADDI, Lo12);
193     TmpSeq.emplace_back(RISCV::SRLI, LeadingZeros);
205     TmpSeq.emplace_back(RISCV::SRLI, LeadingZeros);
211   if (LeadingZeros == 32 && STI.hasFeature(RISCV::FeatureStdExtZba)) {
220       TmpSeq.emplace_back(RISCV::ADD_UW, 0);
242         isInt<6>(ShiftedVal) && !STI.hasFeature(RISCV::TuneLUIADDIFusion);
248       TmpSeq.emplace_back(RISCV::SLLI, TrailingZeros);
258   assert(STI.hasFeature(RISCV::Feature64Bit) &&
274       TmpSeq.emplace_back(RISCV::ADDI, Imm12);
294       TmpSeq.emplace_back(RISCV::XORI, -1);
302   if (Res.size() > 2 && STI.hasFeature(RISCV::FeatureStdExtZbkb)) {
309         TmpSeq.emplace_back(RISCV::PACK, 0);
316   if (Res.size() > 2 && STI.hasFeature(RISCV::FeatureStdExtZbs)) {
329         TmpSeq.emplace_back(RISCV::BSETI, llvm::countr_zero(Hi));
337   if (Res.size() > 2 && STI.hasFeature(RISCV::FeatureStdExtZbs)) {
350         TmpSeq.emplace_back(RISCV::BCLRI, llvm::countr_zero(Hi));
358   if (Res.size() > 2 && STI.hasFeature(RISCV::FeatureStdExtZba)) {
365       Opc = RISCV::SH1ADD;
368       Opc = RISCV::SH2ADD;
371       Opc = RISCV::SH3ADD;
387         Opc = RISCV::SH1ADD;
390         Opc = RISCV::SH2ADD;
393         Opc = RISCV::SH3ADD;
405           TmpSeq.emplace_back(RISCV::ADDI, Lo12);
414   if (Res.size() > 2 && (STI.hasFeature(RISCV::FeatureStdExtZbb) ||
415                          STI.hasFeature(RISCV::FeatureVendorXTHeadBb))) {
420       TmpSeq.emplace_back(RISCV::ADDI, NegImm12);
421       TmpSeq.emplace_back(STI.hasFeature(RISCV::FeatureStdExtZbb)
422                               ? RISCV::RORI
423                               : RISCV::TH_SRRI,
435   MCRegister SrcReg = RISCV::X0;
447                           .addReg(RISCV::X0));
486   AddOpc = RISCV::ADD;
492   if (STI.hasFeature(RISCV::FeatureStdExtZba) && Lo_32(Val) == Hi_32(Val)) {
494     AddOpc = RISCV::ADD_UW;
503   bool IsRV64 = STI.hasFeature(RISCV::Feature64Bit);
504   bool HasRVC = CompressionCost && (STI.hasFeature(RISCV::FeatureStdExtC) ||
505                                     STI.hasFeature(RISCV::FeatureStdExtZca));
525   case RISCV::LUI:
527   case RISCV::ADD_UW:
529   case RISCV::SH1ADD:
530   case RISCV::SH2ADD:
531   case RISCV::SH3ADD:
532   case RISCV::PACK:
534   case RISCV::ADDI:
535   case RISCV::ADDIW:
536   case RISCV::XORI:
537   case RISCV::SLLI:
538   case RISCV::SRLI:
539   case RISCV::SLLI_UW:
540   case RISCV::RORI:
541   case RISCV::BSETI:
542   case RISCV::BCLRI:
543   case RISCV::TH_SRRI: