Lines Matching defs:Opc
47 unsigned Opc = MI.getOpcode();
49 if ((Opc == Mips::LW) || (Opc == Mips::LD) ||
50 (Opc == Mips::LWC1) || (Opc == Mips::LDC1) || (Opc == Mips::LDC164)) {
69 unsigned Opc = MI.getOpcode();
71 if ((Opc == Mips::SW) || (Opc == Mips::SD) ||
72 (Opc == Mips::SWC1) || (Opc == Mips::SDC1) || (Opc == Mips::SDC164)) {
87 unsigned Opc = 0, ZeroReg = 0;
93 Opc = Mips::MOVE16_MM;
95 Opc = Mips::OR, ZeroReg = Mips::ZERO;
97 Opc = Mips::CFC1;
99 Opc = Mips::MFC1;
101 Opc = isMicroMips ? Mips::MFHI16_MM : Mips::MFHI;
104 Opc = isMicroMips ? Mips::MFLO16_MM : Mips::MFLO;
107 Opc = Mips::MFHI_DSP;
109 Opc = Mips::MFLO_DSP;
116 Opc = Mips::CFCMSA;
120 Opc = Mips::CTC1;
122 Opc = Mips::MTC1;
124 Opc = Mips::MTHI, DestReg = 0;
126 Opc = Mips::MTLO, DestReg = 0;
128 Opc = Mips::MTHI_DSP;
130 Opc = Mips::MTLO_DSP;
144 Opc = Mips::FMOV_S;
146 Opc = Mips::FMOV_D32;
148 Opc = Mips::FMOV_D64;
151 Opc = Mips::OR64, ZeroReg = Mips::ZERO_64;
153 Opc = Mips::MFHI64, SrcReg = 0;
155 Opc = Mips::MFLO64, SrcReg = 0;
157 Opc = Mips::DMFC1;
161 Opc = Mips::MTHI64, DestReg = 0;
163 Opc = Mips::MTLO64, DestReg = 0;
165 Opc = Mips::DMTC1;
169 Opc = Mips::MOVE_V;
172 assert(Opc && "Cannot copy registers");
174 MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc));
222 unsigned Opc = 0;
225 Opc = Mips::SW;
227 Opc = Mips::SD;
229 Opc = Mips::STORE_ACC64;
231 Opc = Mips::STORE_ACC64DSP;
233 Opc = Mips::STORE_ACC128;
235 Opc = Mips::STORE_CCOND_DSP;
237 Opc = Mips::SWC1;
239 Opc = Mips::SDC1;
241 Opc = Mips::SDC164;
243 Opc = Mips::ST_B;
246 Opc = Mips::ST_H;
249 Opc = Mips::ST_W;
252 Opc = Mips::ST_D;
254 Opc = Mips::SW;
256 Opc = Mips::SD;
258 Opc = Mips::SW;
260 Opc = Mips::SD;
262 Opc = Mips::SWDSP;
283 assert(Opc && "Register class not handled!");
284 BuildMI(MBB, I, DL, get(Opc)).addReg(SrcReg, getKillRegState(isKill))
295 unsigned Opc = 0;
303 Opc = Mips::LW;
305 Opc = Mips::LD;
307 Opc = Mips::LOAD_ACC64;
309 Opc = Mips::LOAD_ACC64DSP;
311 Opc = Mips::LOAD_ACC128;
313 Opc = Mips::LOAD_CCOND_DSP;
315 Opc = Mips::LWC1;
317 Opc = Mips::LDC1;
319 Opc = Mips::LDC164;
321 Opc = Mips::LD_B;
324 Opc = Mips::LD_H;
327 Opc = Mips::LD_W;
330 Opc = Mips::LD_D;
332 Opc = Mips::LW;
334 Opc = Mips::LD;
336 Opc = Mips::LW;
338 Opc = Mips::LD;
340 Opc = Mips::LWDSP;
342 assert(Opc && "Register class not handled!");
345 BuildMI(MBB, I, DL, get(Opc), DestReg)
365 BuildMI(MBB, I, DL, get(Opc), Reg)
376 unsigned Opc;
421 Opc = isMicroMips ? Mips::CVT_D32_W_MM : Mips::CVT_D32_W;
422 expandCvtFPInt(MBB, MI, Opc, Mips::MTC1, false);
428 Opc = isMicroMips ? Mips::CVT_D64_W_MM : Mips::CVT_D64_W;
429 expandCvtFPInt(MBB, MI, Opc, Mips::MTC1, true);
458 bool MipsSEInstrInfo::isBranchWithImm(unsigned Opc) const {
459 switch (Opc) {
472 unsigned MipsSEInstrInfo::getOppositeBranchOpc(unsigned Opc) const {
473 switch (Opc) {
575 unsigned Opc = ABI.GetPtrAdduOp();
577 Opc = ABI.GetPtrSubuOp();
581 BuildMI(MBB, I, DL, get(Opc), SP).addReg(SP).addReg(Reg, RegState::Kill);
612 if (Inst->Opc == LUi)
615 BuildMI(MBB, II, DL, get(Inst->Opc), Reg).addReg(ZEROReg)
620 BuildMI(MBB, II, DL, get(Inst->Opc), Reg).addReg(Reg, RegState::Kill)
629 unsigned MipsSEInstrInfo::getAnalyzableBrOpc(unsigned Opc) const {
630 return (Opc == Mips::BEQ || Opc == Mips::BEQ_MM || Opc == Mips::BNE ||
631 Opc == Mips::BNE_MM || Opc == Mips::BGTZ || Opc == Mips::BGEZ ||
632 Opc == Mips::BLTZ || Opc == Mips::BLEZ || Opc == Mips::BEQ64 ||
633 Opc == Mips::BNE64 || Opc == Mips::BGTZ64 || Opc == Mips::BGEZ64 ||
634 Opc == Mips::BLTZ64 || Opc == Mips::BLEZ64 || Opc == Mips::BC1T ||
635 Opc == Mips::BC1F || Opc == Mips::B || Opc == Mips::J ||
636 Opc == Mips::J_MM || Opc == Mips::B_MM || Opc == Mips::BEQZC_MM ||
637 Opc == Mips::BNEZC_MM || Opc == Mips::BEQC || Opc == Mips::BNEC ||
638 Opc == Mips::BLTC || Opc == Mips::BGEC || Opc == Mips::BLTUC ||
639 Opc == Mips::BGEUC || Opc == Mips::BGTZC || Opc == Mips::BLEZC ||
640 Opc == Mips::BGEZC || Opc == Mips::BLTZC || Opc == Mips::BEQZC ||
641 Opc == Mips::BNEZC || Opc == Mips::BEQZC64 || Opc == Mips::BNEZC64 ||
642 Opc == Mips::BEQC64 || Opc == Mips::BNEC64 || Opc == Mips::BGEC64 ||
643 Opc == Mips::BGEUC64 || Opc == Mips::BLTC64 || Opc == Mips::BLTUC64 ||
644 Opc == Mips::BGTZC64 || Opc == Mips::BGEZC64 ||
645 Opc == Mips::BLTZC64 || Opc == Mips::BLEZC64 || Opc == Mips::BC ||
646 Opc == Mips::BBIT0 || Opc == Mips::BBIT1 || Opc == Mips::BBIT032 ||
647 Opc == Mips::BBIT132 || Opc == Mips::BC_MMR6 ||
648 Opc == Mips::BEQC_MMR6 || Opc == Mips::BNEC_MMR6 ||
649 Opc == Mips::BLTC_MMR6 || Opc == Mips::BGEC_MMR6 ||
650 Opc == Mips::BLTUC_MMR6 || Opc == Mips::BGEUC_MMR6 ||
651 Opc == Mips::BGTZC_MMR6 || Opc == Mips::BLEZC_MMR6 ||
652 Opc == Mips::BGEZC_MMR6 || Opc == Mips::BLTZC_MMR6 ||
653 Opc == Mips::BEQZC_MMR6 || Opc == Mips::BNEZC_MMR6) ? Opc : 0;
680 MipsSEInstrInfo::compareOpndSize(unsigned Opc,
682 const MCInstrDesc &Desc = get(Opc);