Lines Matching +full:3 +full:rd
13 // rd/sd - destination register operand.
41 bits<3> imm3;
63 // <opcode | I4 | rd>
65 : LAInst<(outs GPR:$rd), (ins uimm4:$imm4),
66 deriveInsnMnemonic<NAME>.ret, "$rd, $imm4"> {
68 bits<5> rd;
72 let Inst{4-0} = rd;
89 // <opcode | rd | I5 | I4>
100 let Inst{3-0} = imm4;
104 // <opcode | rd | I5 | I8>
106 : LAInst<(outs GPR:$rd), (ins uimm5:$imm5, uimm8:$imm8),
107 deriveInsnMnemonic<NAME>.ret, "$rd, $imm5, $imm8"> {
110 bits<5> rd;
115 let Inst{4-0} = rd;
132 // <opcode | I8 | rd>
134 : LAInst<(outs GPR:$rd), (ins uimm8:$imm8),
135 deriveInsnMnemonic<NAME>.ret, "$rd, $imm8"> {
137 bits<5> rd;
141 let Inst{4-0} = rd;
169 let Inst{3-0} = imm4;
173 // <opcode | I3 | rj | rd>
175 : LAInst<(outs GPR:$rd), (ins GPR:$rj, uimm3:$imm3),
176 deriveInsnMnemonic<NAME>.ret, "$rd, $rj, $imm3"> {
177 bits<3> imm3;
179 bits<5> rd;
184 let Inst{4-0} = rd;
188 // <opcode | I4 | rj | rd>
190 : LAInst<(outs GPR:$rd), (ins GPR:$rj, uimm4:$imm4),
191 deriveInsnMnemonic<NAME>.ret, "$rd, $rj, $imm4"> {
194 bits<5> rd;
199 let Inst{4-0} = rd;
214 // <opcode | sj | rd>
216 : LAInst<(outs GPR:$rd), (ins SCR:$sj), deriveInsnMnemonic<NAME>.ret,
217 "$rd, $sj"> {
219 bits<5> rd;
223 let Inst{4-0} = rd;
238 // <opcode | rd>
240 : LAInst<(outs GPR:$rd), (ins), deriveInsnMnemonic<NAME>.ret,
241 "$rd"> {
242 bits<5> rd;
245 let Inst{4-0} = rd;
252 bits<3> ptr;