Lines Matching defs:isReg

343     bool isReg() const { return Kind == CV_Register; }
347       assert(isReg() && "Wrong CountValue accessor");
352       assert(isReg() && "Wrong CountValue accessor");
362       if (isReg()) { OS << printReg(Contents.R.Reg, TRI, Contents.R.Sub); }
681   if (Op1.isReg()) {
701   if (InitialValue->isReg()) {
711   if (EndValue->isReg()) {
741   if (Start->isReg()) {
747   if (End->isReg()) {
754   if (!Start->isReg() && !Start->isImm())
756   if (!End->isReg() && !End->isImm())
854   bool RegToImm = Start->isReg() && End->isImm(); // for (reg..imm)
855   bool RegToReg = Start->isReg() && End->isReg(); // for (reg..reg)
893   if (Start->isReg()) {
1043     if (!MO.isReg() || !MO.isDef())
1062       if (!OPO.isReg() || !OPO.isDef())
1096       if (!MO.isReg() || !MO.isDef())
1211   if (TripCount->isReg()) {
1247   if (TripCount->isReg()) {
1340       if (MO.isReg() && MO.isUse()) {
1414   if (!InitVal->isReg())
1498   if (!MO.isReg())
1579   assert(MO.isReg());
1687   if (!Cond[CSz-1].isReg())
1704     if (MO.isReg()) {
1753           if (MO.isReg() && MO.getReg() == RB.first) {
1761           } else if (MO.isReg()) {
1819         if (MO.isReg() && MO.getReg() == RB.first) {