Lines Matching defs:ResultReg

190     bool ARMEmitLoad(MVT VT, Register &ResultReg, Address &Addr,
299   Register ResultReg = createResultReg(RC);
307                             ResultReg).addReg(Op0));
312                             TII.get(TargetOpcode::COPY), ResultReg)
315   return ResultReg;
321   Register ResultReg = createResultReg(RC);
331         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, MIMD, II, ResultReg)
339                             TII.get(TargetOpcode::COPY), ResultReg)
342   return ResultReg;
348   Register ResultReg = createResultReg(RC);
356         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, MIMD, II, ResultReg)
364                             TII.get(TargetOpcode::COPY), ResultReg)
367   return ResultReg;
373   Register ResultReg = createResultReg(RC);
378                             ResultReg).addImm(Imm));
383                             TII.get(TargetOpcode::COPY), ResultReg)
386   return ResultReg;
488   unsigned ResultReg = 0;
490     ResultReg = fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
492   if (ResultReg)
493     return ResultReg;
502   ResultReg = createResultReg(TLI.getRegClassFor(VT));
505                             TII.get(ARM::t2LDRpci), ResultReg)
509     ResultReg = constrainOperandRegClass(TII.get(ARM::LDRcp), ResultReg, 0);
511                             TII.get(ARM::LDRcp), ResultReg)
515   return ResultReg;
658     Register ResultReg = createResultReg(RC);
659     ResultReg = constrainOperandRegClass(TII.get(Opc), ResultReg, 0);
662                             TII.get(Opc), ResultReg)
665     return ResultReg;
833     Register ResultReg = createResultReg(RC);
836                             TII.get(Opc), ResultReg)
839     Addr.Base.Reg = ResultReg;
898 bool ARMFastISel::ARMEmitLoad(MVT VT, Register &ResultReg, Address &Addr,
986     ResultReg = createResultReg(RC);
987   assert(ResultReg > 255 && "Expected an allocated virtual register.");
989                                     TII.get(Opc), ResultReg);
998                     .addReg(ResultReg));
999     ResultReg = MoveReg;
1033   Register ResultReg;
1034   if (!ARMEmitLoad(VT, ResultReg, Addr, cast<LoadInst>(I)->getAlign()))
1036   updateValueMap(I, ResultReg);
1562   Register ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1564                           TII.get(Opc), ResultReg).addReg(FP));
1565   updateValueMap(I, ResultReg);
1589   Register ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1591                           TII.get(Opc), ResultReg).addReg(Op));
1595   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1655   Register ResultReg = createResultReg(RC);
1660             ResultReg)
1668             ResultReg)
1674   updateValueMap(I, ResultReg);
1766   Register ResultReg = createResultReg(&ARM::GPRnopcRegClass);
1770                           TII.get(Opc), ResultReg)
1772   updateValueMap(I, ResultReg);
1815   Register ResultReg = createResultReg(TLI.getRegClassFor(VT.SimpleTy));
1817                           TII.get(Opc), ResultReg)
1819   updateValueMap(I, ResultReg);
2042       Register ResultReg = createResultReg(DstRC);
2044                               TII.get(ARM::VMOVDRR), ResultReg)
2052       updateValueMap(I, ResultReg);
2063       Register ResultReg = createResultReg(DstRC);
2066               ResultReg).addReg(RVLocs[0].getLocReg());
2070       updateValueMap(I, ResultReg);
2470     Register ResultReg;
2471     RV = ARMEmitLoad(VT, ResultReg, Src);
2473     RV = ARMEmitStore(VT, ResultReg, Dest);
2706   unsigned ResultReg;
2722     ResultReg = createResultReg(RC);
2729         *FuncInfo.MBB, FuncInfo.InsertPt, MIMD, TII.get(Opcode), ResultReg);
2739     SrcReg = ResultReg;
2742   return ResultReg;
2764   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2765   if (ResultReg == 0) return false;
2766   updateValueMap(I, ResultReg);
2806   Register ResultReg = createResultReg(&ARM::GPRnopcRegClass);
2807   if(ResultReg == 0) return false;
2810                                     TII.get(Opc), ResultReg)
2821   updateValueMap(I, ResultReg);
2947   Register ResultReg = MI->getOperand(0).getReg();
2948   if (!ARMEmitLoad(VT, ResultReg, Addr, LI->getAlign(), isZExt, false))
3069     Register ResultReg = createResultReg(RC);
3072             ResultReg).addReg(DstReg, getKillRegState(true));
3073     updateValueMap(&Arg, ResultReg);