Lines Matching defs:D1
520 unsigned &D1, unsigned &D2, unsigned &D3) {
523 D1 = TRI->getSubReg(Reg, ARM::dsub_1);
528 D1 = TRI->getSubReg(Reg, ARM::dsub_5);
533 D1 = TRI->getSubReg(Reg, ARM::dsub_4);
538 D1 = TRI->getSubReg(Reg, ARM::dsub_2);
544 D1 = TRI->getSubReg(Reg, ARM::dsub_3);
592 unsigned D0, D1, D2, D3;
593 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
596 MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
718 unsigned D0, D1, D2, D3;
719 GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
722 MIB.addReg(D1, getUndefRegState(SrcIsUndef));
772 unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
778 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
781 MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
801 GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
808 MIB.addReg(D1, SrcFlags);
854 unsigned D0, D1, D2, D3;
855 GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
2794 Register D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
2796 .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
2826 Register D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
2828 .addReg(D1, SrcIsKill ? RegState::Kill : 0);