Lines Matching defs:SOffset

915   MachineOperand *SOffset = TII->getNamedOperand(MI, AMDGPU::OpName::soffset);
916   assert(SOffset->isImm() && SOffset->getImm() == 0);
1347   MCRegister SOffset = ScratchOffsetReg;
1418   if (!IsOffsetLegal || (IsFlat && !SOffset && !ST.hasFlatScratchSTMode())) {
1419     SOffset = MCRegister();
1426       SOffset = RS->scavengeRegisterBackwards(AMDGPU::SGPR_32RegClass, MI, false, 0, false);
1434           SOffset = Reg;
1441       SOffset = Register();
1443     if (!SOffset) {
1459     } else if (!SOffset && CanClobberSCC) {
1472       SOffset = ScratchOffsetReg;
1484     if (!UseVGPROffset && !SOffset)
1491       BuildMI(MBB, MI, DL, TII->get(AMDGPU::S_MOV_B32), SOffset).addImm(Offset);
1494       auto Add = BuildMI(MBB, MI, DL, TII->get(AMDGPU::S_ADD_I32), SOffset)
1503   if (IsFlat && SOffset == AMDGPU::NoRegister) {
1656     if (SOffset == AMDGPU::NoRegister) {
1666       MIB.addReg(SOffset, SOffsetRegState);
1721     BuildMI(MBB, MI, DL, TII->get(AMDGPU::S_ADD_I32), SOffset)
1722         .addReg(SOffset)
2569         auto &SOffset = *TII->getNamedOperand(*MI, AMDGPU::OpName::soffset);
2570         assert((SOffset.isImm() && SOffset.getImm() == 0));
2573           SOffset.ChangeToRegister(FrameReg, false);