Lines Matching defs:FrameReg

651   MCRegister FrameReg = MFI->getFrameOffsetReg();
652   if (FrameReg) {
653     reserveRegisterTuples(Reserved, FrameReg);
654     assert(!isSubRegister(ScratchRSrcReg, FrameReg));
1734   Register FrameReg =
1749                         FrameReg, (int64_t)Offset * SB.EltSize, MMO, SB.RS);
1754                         FrameReg, (int64_t)Offset * SB.EltSize, MMO, SB.RS);
2092   Register FrameReg = FrameInfo.isFixedObjectIndex(Index) && hasBasePointer(*MF)
2192           *MBB, MI, DL, Opc, Index, VData->getReg(), VData->isKill(), FrameReg,
2261           *MBB, MI, DL, Opc, Index, VData->getReg(), VData->isKill(), FrameReg,
2284           if (FrameReg)
2285             FIOp.ChangeToRegister(FrameReg, false);
2293             if (FrameReg)
2337         if (!FrameReg) {
2348         if (!Offset && FrameReg && UseSGPR) {
2349           FIOp.setReg(FrameReg);
2361         if ((!FrameReg || !Offset) && TmpReg) {
2364           if (FrameReg)
2365             MIB.addReg(FrameReg);
2382         if ((!TmpSReg && !FrameReg) || (!TmpReg && !UseSGPR))
2387           TmpSReg = FrameReg;
2388           FIOp.setReg(FrameReg);
2395               .addReg(FrameReg)
2405               .addReg(FrameReg)
2413         if (TmpSReg == FrameReg) {
2420                     .addReg(FrameReg)
2431                     FrameReg)
2432                 .addReg(FrameReg)
2465             Shift.addImm(ST.getWavefrontSizeLog2()).addReg(FrameReg);
2467             Shift.addReg(FrameReg).addImm(ST.getWavefrontSizeLog2());
2489                 .addReg(FrameReg);
2528             Register ScaledReg = TmpScaledReg.isValid() ? TmpScaledReg : FrameReg;
2531               .addReg(FrameReg)
2548                 .addReg(FrameReg)
2572         if (FrameReg != AMDGPU::NoRegister)
2573           SOffset.ChangeToRegister(FrameReg, false);