Lines Matching defs:TID
2611 const MCInstrDesc &TID = get(NewOpcode);
2613 RI.getAllocatableClass(getRegClass(TID, 0, &RI, *MF));
2621 MI->setDesc(TID);
5550 const MCInstrDesc &TID, unsigned RCID,
5553 (((TID.mayLoad() || TID.mayStore()) &&
5554 !(TID.TSFlags & SIInstrFlags::Spill)) ||
5555 (TID.TSFlags & (SIInstrFlags::DS | SIInstrFlags::MIMG)))) {
5583 const TargetRegisterClass *SIInstrInfo::getRegClass(const MCInstrDesc &TID,
5587 if (OpNum >= TID.getNumOperands())
5589 auto RegClass = TID.operands()[OpNum].RegClass;
5591 if (TID.TSFlags & (SIInstrFlags::DS | SIInstrFlags::FLAT)) {
5599 const int VDstIdx = AMDGPU::getNamedOperandIdx(TID.Opcode,
5601 const int DataIdx = AMDGPU::getNamedOperandIdx(TID.Opcode,
5602 (TID.TSFlags & SIInstrFlags::DS) ? AMDGPU::OpName::data0
5606 TID.Opcode, AMDGPU::OpName::data1);
5609 return adjustAllocatableRegClass(ST, RI, MF.getRegInfo(), TID, RegClass,